我國集成電路關鍵技術挑戰(zhàn)與協同創(chuàng)新路徑

在全球科技博弈加劇、關鍵技術受限的背景下，集成電路產業(yè)已成為國家戰(zhàn)略安全和科技自主的核心領域。

廣東工業(yè)大學熊曉明教授團隊在《廣東工業(yè)大學學報》2025年第6期發(fā)表的特約綜述文章系統梳理了我國集成電路產業(yè)鏈發(fā)展現狀，聚焦設計、制造、電子設計自動化(Electronic Design Automation，EDA)、封裝等關鍵環(huán)節(jié)的技術瓶頸與“卡脖子”問題。在分析美國主導的技術封鎖及全球產業(yè)重構趨勢基礎上，指出我國面臨的外部壓力與內生短板并存的復雜局勢。結合在人工智能(Artificial Intelligence，AI)硬件加速器、軟硬件協同設計、器件建模與仿真、AI輔助EDA等方面的最新研究實踐，提出一種協同創(chuàng)新驅動的技術突圍路徑，探索后摩爾時代的算力架構、系統封裝和EDA協同設計方向。最后，建議加強“工藝—器件—架構—工具—系統”一體化戰(zhàn)略布局，建立開放可控、自主完整的技術生態(tài)體系，為集成電路領域的技術創(chuàng)新與政策制定提供理論支持和實踐參考。

作者：熊曉明, 詹瑞典, 饒博, 鄭欣, 劉遠

作者單位：廣東工業(yè)大學機構 集成電路學院, 廣東 廣州 510006；牛芯半導體(深圳) 有限公司, 廣東 深圳 518000

引用格式：

熊曉明, 詹瑞典, 饒博, 等. 我國集成電路關鍵技術挑戰(zhàn)與協同創(chuàng)新路徑[J]. 廣東工業(yè)大學學報, 2025, 42(6): 1–11. DOI: 10.12052/gdutxb.250119

Xiong Xiaoming, Zhan Ruidian, Rao Bo, et al. Key technological challenges and collaborative innovation pathways of China's integrated circuits[J]. Journal of Guangdong University of Technology, 2025, 42(6): 1–11. DOI: 10.12052/gdutxb.250119

集成電路(Integrated Circuit, IC)作為現代信息社會與數字經濟的基礎性技術支柱，廣泛應用于通信、計算、工業(yè)控制、人工智能、國防安全等多個關鍵領域，是國家綜合國力和核心競爭力的集中體現。近年來，全球科技競爭格局持續(xù)演化，集成電路作為戰(zhàn)略性核心產業(yè)，日益成為多國重點布局與政策關注的焦點。針對先進芯片、電子設計自動化(Electronic Design Automation，EDA)工具與高端制造裝備等關鍵技術環(huán)節(jié)，部分國家陸續(xù)出臺出口管制措施，加強對相關技術與設備的出口審批。這些政策調整對我國高端芯片的設計、制造與供應鏈安全帶來一定挑戰(zhàn)，也進一步反映出我國在部分核心技術與基礎支撐能力方面仍面臨“卡脖子”問題。

當前，中國集成電路產業(yè)雖已建立起較為完整的產業(yè)鏈條，但在高端制造、關鍵設備、基礎材料、自主知識產權組件(Intellectual Property，IP)和EDA工具等方面仍存在技術瓶頸，嚴重制約整體產業(yè)水平提升。據海關總署公布，2024年中國集成電路進口金額達3850億美元，自給率不足15%，遠低于“十四五”期間提出的70%目標。以EDA為代表的集成電路設計工具高度依賴國外三大廠商，相關設計流程仍多處于“點工具”階段，缺乏系統性協同能力和生態(tài)整合能力。

另一方面，集成電路發(fā)展正逐步進入“后摩爾時代”，傳統依賴尺寸微縮提升性能的技術路徑已面臨極限。人工智能、邊緣計算、自動駕駛等新興應用對算力密度、能耗比和系統安全提出更高的要求，推動以存算一體、近存計算、異構集成、類腦架構為代表的新型計算芯片架構正在加速演進。相關研究指出，存算一體芯片通過“數據—計算—能效”的協同優(yōu)化，可突破馮•諾依曼架構的“存儲墻”和“功耗墻”限制，成為后摩爾時代計算芯片的重要方向。

此外，為應對復雜的設計約束和系統集成難題，“左移融合”EDA范式被廣泛關注。該模式強調在早期設計階段引入跨層次協同優(yōu)化機制，實現“架構—算法—工藝”的前后端并行設計，從而提升芯片設計效率與系統可行性，是EDA未來發(fā)展的重要趨勢。當前國內部分高校和科研團隊正圍繞軟硬件協同設計、基于第五代精簡指令集(Reduced Instruction Set Computing-V，RISC-V)的虛擬原型平臺、器件仿真與建模、EDA工具鏈智能輔助等方向開展系統性研究與平臺構建，為推動設計范式變革和技術生態(tài)完善提供了寶貴經驗。

基于上述背景，本文將系統梳理我國集成電路產業(yè)鏈發(fā)展現狀，分析面臨的外部壓力與技術挑戰(zhàn)，結合近年來典型科研工作與前沿成果，探討面向“后摩爾時代”的協同創(chuàng)新路徑與戰(zhàn)略發(fā)展建議，旨在為我國集成電路行業(yè)突破關鍵瓶頸、構建自主可控的創(chuàng)新體系提供參考依據。

1 我國集成電路產業(yè)現狀與結構分析

近年來，在政策支持、市場需求和資本驅動的共同作用下，我國集成電路產業(yè)呈現快速發(fā)展態(tài)勢。根據中商產業(yè)研究院統計，如圖1所示，2024年我國集成電路產業(yè)市場規(guī)模達1.45萬億元，年均復合增長率超過13.3%，預計2025年將達到1.69萬億元。產業(yè)鏈條從設計、制造、封裝測試逐步延伸至EDA、材料、裝備、應用等上游基礎環(huán)節(jié)，初步形成了較為完整的生態(tài)體系。

 

圖 1 中國集成電路市場規(guī)模

Fig. 1 Scale of China's integrated circuit market

1.1 產業(yè)鏈結構與分工概況

如圖2所示，集成電路產業(yè)鏈主要包括設計、制造、封裝測試三大核心環(huán)節(jié)，以及以EDA工具、半導體設備、材料、IP核等為代表的支撐環(huán)節(jié)。我國集成電路設計業(yè)起步早、市場活躍。代表企業(yè)包括華為海思、韋爾股份、瀾起科技、兆易創(chuàng)新等，已在通信、存儲、模擬、人工智能(Artificial Intelligence，AI)芯片等領域建立一定優(yōu)勢。而芯片制造仍以成熟制程為主，具備14 nm及以上工藝批量能力的企業(yè)主要有中芯國際、華虹半導體等，但先進工藝(如7 nm及以下)仍受限于關鍵設備與材料。我國封測業(yè)全球領先，企業(yè)如長電科技、通富微電、華天科技已進入全球前十，主要承擔高端封裝和外企代工業(yè)務。在支撐環(huán)節(jié)，EDA工具主要依賴進口，國產廠商如華大九天、芯華章、概倫電子在特定領域已取得初步進展；半導體材料和設備方面，硅片、光刻膠、刻蝕設備等仍為主要短板。

 

圖 2 集成電路產業(yè)鏈全景圖

Fig. 2 A panoramic view of the integrated circuit industry chain

1.2 區(qū)域分布與產業(yè)集聚特征

我國集成電路產業(yè)形成了“東強西弱、南北呼應”的空間格局，呈現三大核心區(qū)域優(yōu)勢突出、各具特色的產業(yè)集聚態(tài)勢。其中，長三角地區(qū)以上海為核心，產業(yè)規(guī)模全國領先，涵蓋了設計、制造、封測及裝備制造、應用等各個環(huán)節(jié)，產業(yè)鏈上下游協同發(fā)展，形成了較為完整均衡的生態(tài)體系。珠三角地區(qū)以深圳、廣州為中心，以設計創(chuàng)新和應用端見長，涌現出大量活躍的IC初創(chuàng)企業(yè)，市場導向明顯。京津冀地區(qū)以北京為核心，集中了豐富的高校科研機構與研發(fā)資源，以中關村為科技創(chuàng)新高地，在裝備、零部件、工具與設計環(huán)節(jié)具備強勁實力。此外，中西部地區(qū)的西安和成都正迅速崛起，成為我國集成電路產業(yè)制造與封測的重要承載地，進一步豐富了產業(yè)布局，體現出區(qū)域發(fā)展的多點開花態(tài)勢。

1.3 核心技術能力與代表性成果

在政府資金引導和市場需求牽引下，我國集成電路產業(yè)在多個關鍵領域取得了顯著的階段性成果。高性能片上系統(System on Chip，SoC)與AI芯片設計方面，華為昇騰系列、寒武紀、比特大陸等企業(yè)推出的深度學習芯片已達到國際領先水平；在存算一體芯片原型開發(fā)領域，一些高校和研究機構圍繞靜態(tài)隨機存取存儲器(Static Random-Access Memory，SRAM)存算技術、電阻式隨機存取存儲器(Resistance Random Access Memory, RRAM)原型陣列、電路架構優(yōu)化等方向進行了系統布局，在性能密度和能效比方面取得突破；在安全可信芯片方面，國網信通、飛騰、兆芯等單位圍繞國密算法、高安全微控制單元(Microcontroller Unit，MCU)及嵌入式芯片實現了產業(yè)化落地；在器件建模與仿真方面，以三安光電、乾照光電為代表的深紫外發(fā)光二極管(Light Emitting Diode，LED)器件企業(yè)已開始嘗試將定制建模流程引入器件結構優(yōu)化中，推動器件仿真能力工程化落地；在EDA平臺與設計范式創(chuàng)新領域，國產EDA正從“點工具”向平臺化與智能化加速演進。以圖神經網絡(Graph Neural Network, GNN)為代表的軟硬劃分技術和基于SystemC語言及事務級建模(Transaction Level Modeling，TLM)2.0標準的虛擬原型平臺已在部分高校研究團隊中得到有效驗證。華大九天持續(xù)推進EDA全流程工具鏈自主化，其數字后端布圖布線系統已應用于多個工業(yè)級設計項目。企業(yè)與高校、科研機構在EDA算法驗證平臺、流程接口標準和IP生態(tài)方面的協同共建，也正逐步形成面向國產EDA生態(tài)的雛形。

1.4 當前發(fā)展瓶頸與結構性短板

盡管我國集成電路產業(yè)在設計、制造、封測等環(huán)節(jié)取得顯著進展，產業(yè)鏈初具規(guī)模，但在全球技術競爭和中美科技博弈的背景下，仍面臨一系列深層次瓶頸與結構性短板，亟需系統應對。

首先，先進制造能力仍受制約。目前主流芯片制造仍集中在14 nm及以上工藝節(jié)點，雖然中芯國際實現了非極紫外光刻(Extreme Ultraviolet, EUV)條件下的7 nm試產，但受限于產能、良率，難以滿足高端需求。關鍵設備如EUV光刻機、高純硅片、特種氣體等依賴進口，供應受控風險高。其次，EDA工具和IP生態(tài)發(fā)展滯后。EDA作為芯片設計的核心支撐工具，國內產品多為功能性單點工具，缺乏平臺化、系統級集成能力，難以支撐復雜芯片設計。IP生態(tài)方面，通用核心IP數量少、標準化程度低，復用效率不高，限制了設計創(chuàng)新與效率提升。再次，先進封裝與異構集成技術發(fā)展不足。在摩爾定律放緩的趨勢下，2.5維/3維封裝、芯粒(Chiplet)異構集成成為國際發(fā)展重點。但我國在微互連結構、熱設計、封裝材料等方面仍存在技術短板，尚未形成成熟的工程化和產業(yè)化能力。此外，設備與材料環(huán)節(jié)的國產替代率偏低。從刻蝕機、檢測儀到光刻膠、化學機械拋光(Chemical Mechanical Polishing，CMP)材料，國產產品在性能穩(wěn)定性、工藝兼容性方面仍有差距，容易受到海外技術和供應鏈制約。最后，高端人才體系建設滯后。一方面，EDA算法、芯片架構、系統設計等方向缺乏高層次、復合型人才；另一方面，基礎研究與產業(yè)需求脫節(jié)，研產脫節(jié)問題突出，導致科研成果轉化率低。教育體系中對前沿架構與系統協同的關注不足，實踐平臺建設薄弱。

綜上所述，當前我國集成電路產業(yè)面臨的不只是某一領域技術的“落后”，更是整個系統層面的協同創(chuàng)新能力不足。要實現關鍵技術突破，亟需加強產業(yè)鏈上下游之間的協作，構建更具可持續(xù)性和自主演進能力的產業(yè)創(chuàng)新生態(tài)。

2 技術演進趨勢分析

隨著集成電路技術步入后摩爾時代，產業(yè)的發(fā)展不再僅僅依賴工藝微縮和單點突破，而更加強調多維度、多層次的協同創(chuàng)新。這一演進趨勢不僅體現在芯片體系結構的重塑，也延伸至EDA工具、軟硬件協同設計范式、異構集成與系統級優(yōu)化策略的重構。在當前的國際競爭壓力與國內結構性短板并存的背景下，系統性技術路徑的構建顯得尤為關鍵。

2.1 后摩爾時代的計算架構轉向

傳統以“計算為中心”的馮•諾依曼體系正逐步讓位于以“數據為中心”的新型計算范式。存算一體(Computing-in-Memory, CIM)架構被廣泛認為是突破“存儲墻”和“功耗墻”的有效技術路線。該技術通過在電路物理層級融合存儲與計算功能，顯著降低數據搬移的能耗開銷，從而提升計算能效和性能密度。國內多個研究團隊已在此領域展開布局。例如，基于SRAM的存算一體陣列能夠在保證互補金屬氧化物半導體(Complementary Metal Oxide Semiconductor，CMOS)工藝兼容性的前提下實現高能效的矩陣乘加運算；同時，RRAM、鐵電場效應晶體管(Ferroelectric Field-Effect Transistor，FeFET)等新型器件的應用也正逐步進入系統驗證階段。然而，這些技術在穩(wěn)定性、精度控制和可重構性等方面仍存在挑戰(zhàn)，需要通過跨層次協同設計與優(yōu)化來加以克服，包括編譯工具優(yōu)化、芯片架構映射和功耗精細建模等。

面向后摩爾時代的新興計算范式正逐漸呈現出多元化趨勢。以近似計算和隨機計算為代表的容錯計算，通過允許一定程度的計算誤差，能夠顯著提高計算芯片的能效與性能，在神經網絡推理等場景中已經獲得廣泛應用。比如，谷歌的張量處理單元(Tensor Processing Unit, TPU)、阿里的含光800芯片均采用近似計算技術實現了高能效的AI推理加速。隨機計算則通過概率表示信息，具有低功耗和高容錯優(yōu)勢，適用于極端環(huán)境和高可靠性需求場景，但隨機數生成器實現成本較高，仍是當前技術瓶頸。

此外，近存計算(Processing-in-Memory, PIM)架構也逐漸步入商業(yè)化階段。三星等公司推出的高帶寬內存與內存內處理(High Bandwidth Memory with Processing In Memory，HBM-PIM)芯片，通過先進的垂直堆疊封裝技術有效提升了數據訪問效率與系統吞吐量。在更前沿的模擬存內計算領域，以RRAM、相變隨機存取存儲器(Phase Change Random Access Memory，PCRAM)、磁阻隨機存取存儲器(Magnetoresistive Random Access Memory，MRAM)為代表的非易失性存儲技術，利用器件的物理特性進行并行計算，有效提升計算效率，但尚需解決器件工藝穩(wěn)定性和工藝偏差控制問題，才能實現大規(guī)模商用部署。

腦啟發(fā)式計算架構同樣成為計算架構轉型的熱門研究方向之一。脈沖神經網絡(Spiking Neural Networks, SNN)借鑒人腦神經元的脈沖傳輸機制，結合新型非易失性存儲器件，在低功耗AI芯片領域展現出明顯優(yōu)勢。如國際商業(yè)機器公司(International Business Machines Corporation，IBM)的TrueNorth芯片、清華大學的“天機芯”以及中科院“問天I”類腦計算芯片已驗證了這一技術路徑的潛力。同時，超維矢量計算(Hyperdimensional Computing, HDC)也以其超高維數據表示能力與高效分類算法，逐步成為低功耗邊緣計算場景的重要候選技術之一。

上述新興計算范式已成為國際學術界和產業(yè)界共同關注的技術前沿，未來仍需進一步完善器件工藝、架構設計與算法優(yōu)化的協同機制，以解決實際產業(yè)化應用過程中的挑戰(zhàn)。

2.2 軟硬件協同設計范式演化

為了適應異構架構和領域特定計算需求，軟硬件協同設計范式正從“功能正確”轉向“系統最優(yōu)”。當前廣泛使用的基于SystemC與TLM2.0的虛擬原型平臺為芯片設計提供了高抽象級別的系統建模能力，可在寄存器傳輸級(Register Transfer Level, RTL)模型開發(fā)前實現功能仿真與性能評估。

結合EDA設計流程左移(Shift-Left)的理念，可以通過GNN實現對設計空間的快速軟硬件劃分與評估，在設計早期即介入算力、功耗、面積等多目標權衡，顯著縮短了迭代周期。此外，面向圖處理任務的軟硬件協同設計方法已成為提升處理效率的重要路徑之一。由于圖數據的非規(guī)則性和非結構化特征，傳統計算架構無法高效應對相關處理場景，限制了性能提升。因此，以現場可編程門陣列(Field-Programmable Gate Array，FPGA)為基礎的圖處理單元(Graph Processing Unit, GPU)被提出，通過定制的訪存通道和針對圖處理特性的專用流水線架構，顯著優(yōu)化了圖數據的并行處理性能。

隨著大語言模型(Large Language Model, LLM)應用的快速發(fā)展，軟硬件協同設計同樣展現出對算法、硬件和系統級創(chuàng)新的巨大需求。與傳統深度學習模型相比，LLM對內存帶寬和計算資源的需求呈指數級增長。為此，專用的軟硬件協同優(yōu)化方案被提出，包括模型并行、混合精度訓練和內存高效優(yōu)化技術(如ZeRO系列優(yōu)化器)，以降低計算和內存開銷。這些技術不僅有效解決了LLM訓練和推理過程中的資源瓶頸，還為通用的協同設計平臺構建提供了新思路。

從軟件棧的角度來看，協同設計不僅要求EDA工具具有系統級仿真與驗證能力，更需深入整合AI驅動的優(yōu)化算法、模塊化接口標準與硬件適配能力。例如，圖計算領域的輕量級運行時系統通過動態(tài)圖劃分、邊緣與頂點中心執(zhí)行模型等方式實現高效映射，提供編譯器驅動的循環(huán)展開和內存預取優(yōu)化，大幅提高計算效率。在LLM領域，軟硬件協同則通過高度優(yōu)化的轉換器(Transformer)算子融合與內存管理技術，實現推理階段的大幅加速。

與此同時，國際主流企業(yè)的實踐經驗也驗證了軟硬件協同設計范式的有效性。谷歌Tensor芯片、蘋果M系列芯片通過深度的軟硬件協同實現了推理性能與能效的突破，進一步凸顯了協同優(yōu)化平臺的價值，軟硬件協同設計已成為應對異構計算挑戰(zhàn)、推動后摩爾時代計算架構演進的重要技術手段。

2.3 異構集成與Chiplet發(fā)展路徑

受限于先進制程設備與成本，Chiplet作為一種模塊化系統構建方式成為業(yè)界關注的焦點。通過將不同功能模塊，如中央處理器(Central Processing Unit，CPU)、神經網絡處理器(Neural Processing Unit，NPU)、輸入/輸出(Input/Output，I/O)控制器等，以芯粒形式集成至同一封裝中，Chiplet架構不僅緩解了工藝節(jié)點制約，也為IP復用、系統擴展與分工協同提供了新路徑。

實現異構芯粒集成的前提是建立標準化的高速互連接口。當前，國際產業(yè)界以美國英特爾公司(Intel)牽頭的通用芯?；ミB技術(Universal Chiplet Interconnect Express，UCIe)為代表，已成為事實標準。UCIe具備高速率、低時延與高帶寬的特性，并支持跨廠商芯?；ヂ?，推動產業(yè)生態(tài)的快速融合。與此同時，其他互連技術如Intel的嵌入式多芯片互連橋接技術(Embedded Multi-Die Interconnect Bridge，EMIB)和臺灣積體電路制造股份有限公司(Taiwan Semiconductor Manufacturing Company Limited，TSMC)的片上基板(Chip on Wafer on Substrate，CoWoS)封裝技術也被廣泛應用于高性能計算芯片。

相比傳統單片芯片設計，Chiplet設計在布局規(guī)劃、時序約束、封裝層面都增加了新的挑戰(zhàn)。尤其是跨芯粒之間信號的傳輸延遲、抖動和串擾問題，需要EDA工具提供更高級別的跨封裝協同仿真能力。目前，多芯粒設計流程逐漸從單片SoC方法學向2.5維/3維異構設計與封裝協同方法學轉變，需要構建支持芯粒粒度劃分、接口自動布局映射、跨芯粒熱電聯合仿真的自動化設計平臺。例如，楷登電子(Cadence)和新思科技(Synopsys)等主流EDA廠商已逐步推出支持Chiplet設計的新型工具套件，初步實現了布局、布線與封裝設計的一體化流程，但跨平臺一致性與驗證自動化程度仍需提升。

此外，在熱設計與可靠性管理方面，隨著多個高性能芯粒的密集封裝，局部熱密度顯著提升，熱管理成為影響芯粒長期可靠性的核心挑戰(zhàn)。Chiplet封裝不僅需要解決熱點識別與散熱路徑優(yōu)化問題，更需與材料層級熱阻分析、接口導熱能力緊密結合，以實現整體熱設計優(yōu)化閉環(huán)。未來，基于數據驅動的熱預測模型與芯粒級功耗管理技術將成為異構封裝設計的重要方向。

2.4 EDA工具鏈的智能化與平臺化

傳統串行、階段割裂的EDA設計流程正面臨效率與協同瓶頸。在EDA工具的發(fā)展上，AI驅動EDA成為熱點方向。Synopsys推出的全球首個AI自主芯片設計解決方案(Design Space Optimization AI，DSO.ai)通過強化學習進行布局布線全流程優(yōu)化，代表了國際先進方向。而國內EDA工具則在功能仿真、物理驗證、功耗分析等環(huán)節(jié)有所突破，但系統集成能力與算法復雜度仍有差距。

首先是跨層抽象建模與協同優(yōu)化機制。傳統EDA階段之間信息割裂、接口不兼容，限制了系統級優(yōu)化的可能性。左移設計范式提倡在系統建模階段即引入對后端物理特性的預測建模，如布局擁塞、布線可達性與功耗熱點分布等指標。通過構建從SystemC到RTL再到物理網表的統一語義模型，可顯著提升流程閉環(huán)效率與預測準確性。

其次，AI輔助的設計空間探索(Design Space Exploration, DSE)成為當前智能EDA研究的重點。近年來，圖神經網絡、貝葉斯優(yōu)化與強化學習被廣泛用于模塊劃分、結構搜索與參數調優(yōu)等任務。相關研究表明，結合AI算法的多目標設計探索可在保持設計質量的同時顯著減少人工調試與迭代次數，具備較高的工程實用性。

此外，工藝感知的智能驗證機制也是EDA智能化的重要組成。以往物理可制造性驗證往往延遲至后端簽核階段，導致設計返工頻發(fā)。左移范式下，通過AI模型預測光刻限制、電遷移熱分布、信號完整性等問題，并將約束提前注入邏輯綜合與布局階段，有助于形成從建模到驗證的聯動機制。國內相關團隊在時序預測、熱分布建模與設計規(guī)則檢查(Design Rule Check，DRC)違規(guī)率預測方面已取得初步成果。

在平臺化發(fā)展上，EDA工具亟需突破“點工具”局限，從單環(huán)節(jié)優(yōu)化走向系統級平臺，并通過數據接口標準、IP協同驗證與流程可視化等機制，實現全流程一體化支撐。開源EDA數據集(如CircuitNet)和標準化IP庫的建設為AI算法訓練與EDA工具評估提供了重要基礎，也為國產EDA生態(tài)建設提供了關鍵支撐。

然而，智能化EDA系統的發(fā)展仍面臨多方面挑戰(zhàn)，如跨層建模統一性不足、算法泛化能力受限、數據孤島現象嚴重等。因此，結合AI算法、左移設計理念與統一建模體系的深度融合，將為高效、協同與可演進的設計體系構建奠定技術基礎。

3 協同創(chuàng)新實踐與系統驗證

面向后摩爾時代的計算架構演進與國產化替代的雙重挑戰(zhàn)，近年來相關研究聚焦于人工智能芯片、器件建模與仿真、EDA工具智能化、軟硬件協同設計等方向，積極探索多層級協同創(chuàng)新路徑。研究的核心目標在于打通“架構—算法—工具—實現”的技術鏈條，構建具有實際工程可行性的驗證原型與設計支撐平臺。

3.1 AI硬件加速與虛擬原型系統

深度神經網絡(Deep Neural Network, DNN)模型的計算密集性與存儲帶寬要求使得傳統通用處理器難以高效支撐智能計算場景。近年來，國內外圍繞神經網絡計算提出多種可重構的AI硬件加速架構，探索在功耗、面積與性能間的最優(yōu)平衡點。

針對深度神經網絡推理任務中對高并行性與低功耗的需求，近年來提出了多種可重構CNN加速器設計方案。其中，輕量級神經網絡加速器(Tiny Neural Network Accelerator，TiNNA)是一種基于數字信號處理器(Digital Signal Processor，DSP)優(yōu)化策略的輕量級AI加速器，而可重構的輕量級神經網絡加速器(Reconfigurable Tiny Neural Network Accelerator，ReTiNNA)則面向帶寬受限場景，構建了高性能卷積加速器。圖3展示了ReTiNNA的硬件架構，最終在FPGA平臺上實現了面向實時視頻目標檢測的系統部署，其功耗性能優(yōu)于多項公開同類設計。

 

圖 3 ReTiNNA硬件架構

Fig. 3 Hardware architecture of ReTiNNA

為縮短AI芯片從模型到系統實現的周期，基于SystemC與TLM2.0構建的虛擬原型平臺成為設計早期的重要支撐工具。該類平臺支持在RTL開發(fā)前完成計算結構建模、數據流驗證與能耗估計，并允許設計者快速評估體系結構對算法精度、時延與能耗的敏感性。以RISC-V為基礎，研究團隊構建了面向應用擴展的軟硬件協同平臺，并在此基礎上完成了多種密碼加速器的建模與仿真驗證。該平臺允許將加速器模塊以周期精確或周期近似的抽象模型集成于SoC原型中，從而在設計早期完成快速驗證與系統級性能評估。其整體平臺架構如圖4所示。

 

圖 4 SoC虛擬原型平臺架構

Fig. 4 Architecture of SoC virtual prototype platform

進一步研究表明，將虛擬平臺與硬件編譯器集成，可形成從算法到硬件映射的自動化流程，降低非專業(yè)設計人員使用門檻。此外，面向Transformer類模型與圖神經網絡等新型AI結構的加速器優(yōu)化正在成為軟硬件協同設計的新熱點。例如，針對Transformer模型的特定計算流程和訪存模式，字節(jié)跳動人工智能實驗室提出一種在GPU上加速訓練通用Transformer模型的系統LightSeq2，與現有系統相比，其訓練速度提高了308%；斯坦福大學提出一個專為低延遲推理而設計的GNN加速器架構(Graph Inference Processor，GRIP)。其將GNN推理分為3個以邊緣和頂點為中心的執(zhí)行階段，并在硬件中實現。針對不同階段的獨特計算模式，GRIP配備了專用單元。

在近存儲計算架構與AI處理器實現方面，已有工程級案例顯著推動了協同設計向系統可驗證原型靠攏，例如華為“天機芯”腦啟發(fā)存算芯片。該芯片融合脈沖神經網絡(Spiking Neural Network，SNN)與人工神經網絡(Artificial Neural Network，ANN)的混合架構，實現每瓦高達1.28TOPS(ANN模式)和649GSOPS(SNN模式)的能效表現，驗證了混合范式的高能效可行性。

3.2 器件建模與多物理仿真

高性能電子與光電子器件的設計依賴于精準的建模方法與多物理場仿真平臺的支撐，尤其在納米尺度下，傳統經驗模型難以準確預測器件行為。隨著新型材料、異質結構及高功率工作場景的廣泛引入，亟需從材料物理、界面效應、自熱與缺陷機制等多維角度構建具備物理可解釋性與仿真效率兼具的建模體系。

近年來，針對深紫外微型發(fā)光二極管(Micro Light Emitting Diode Display，Micro LED)、鋁鎵氮(Aluminum Gallium Nitride，AlGaN)基激光器、氮化鎵(Gallium Nitride，GaN)基高電子遷移率晶體管(High electron mobility transistor，HEMT)等器件的建模仿真工作取得了積極進展。現有的研究構建了一系列具有物理可解釋性與計算高效性的建模方法，為新型結構優(yōu)化與EDA集成提供了基礎支撐。

針對250 nm AlGaN基Micro LED器件，研究團隊建立了包含自熱效應與側壁缺陷影響的綜合熱電模型。在傳統模型忽略刻蝕損傷與熱耦合效應的局限基礎上，所提出模型通過引入材料熱邊界與缺陷態(tài)分布，系統模擬了小尺寸器件中表面復合與溫升之間的耦合機制，減少了器件內部光吸收，提高了光提取效率，器件結構如圖5所示。

 

圖 5 器件原理圖結構

Fig. 5 Device schematic structure

在AlGaN基深紫外法布里−珀羅(Fabry-Perot，FP)激光器建模方面，研究團隊開發(fā)了首個支持高Al組分外延層、具備電—光聯合求解能力的器件仿真平臺。該建模平臺為深紫外激光二極管結構優(yōu)化提供了理論基礎與設計工具。此外，針對AlGaN/GaN基HEMT的高溫功耗建模問題，研究提出了一種融合兩個最低子帶(E0與E1)分布信息的表面電勢分析方法與電流—電壓特性模型。該方法基于Schrödinger-Poisson方程耦合求解，綜合考慮了量子調制效應、自加熱機制與溫度依賴性，能夠更準確地模擬高功率工作條件下器件的輸出退化行為。

上述建模工作的進一步目標是將物理層模型嵌入上層設計工具與EDA平臺中，實現從“材料—器件—電路—系統”多層次的參數傳遞與協同優(yōu)化。例如，可將熱電模型輸出的溫度分布映射至版圖層，實現基于功耗密度的熱分布驅動布局調整；或將非平衡輸運模型中的載流子分布信息提供給仿真器進行寄生電容建模。目前，部分國產EDA平臺如“仿真+器件庫+DRC”一體化工具已開始初步支持此類流程集成。器件級建模研究不僅提高了器件結構設計的精準性，也為未來多物理量耦合仿真平臺的構建和先進工藝EDA工具的國產化打下了基礎。

3.3 軟硬件協同設計與EDA工具集成

隨著系統集成規(guī)模不斷擴大，異構芯片架構與跨層協同設計需求的激增，對EDA工具的可擴展性、可集成性與智能化程度提出更高要求。傳統EDA工具往往將前端建模、微結構優(yōu)化與后端物理設計視作分立任務，缺乏對系統級目標(如功耗、性能、布線資源)的一體化建模與聯合優(yōu)化能力。近年來，國內外研究團隊圍繞設計空間探索、版圖可布線性預測、布線策略優(yōu)化等方向，提出了多種具有算法創(chuàng)新與平臺適配性的EDA智能輔助模塊。這些方法不僅可集成于已有流程中作為“點增強模塊”，也具備遷移到自主EDA平臺的系統拓展?jié)摿Α?/p>

在微架構設計空間探索方面，研究提出了基于半監(jiān)督學習的設計空間探索(Berkeley Out-of-Order Machine Semi-Supervised Explorer，BSSE)優(yōu)化框架。該方法利用協同訓練式的k近鄰(Cotraining-style K-nearest neighbors，Co-KNN)算法構建性能、功耗、面積(Power, Performance, Area, PPA)預測器，并結合進化策略引導設計搜索路徑。在驗證平臺上，BSSE實現了微架構超參數空間的快速收斂與可解釋性能對比，其整體架構如圖6所示，具備良好的適配性與模型輕量化優(yōu)勢。

 

圖 6 BSSE設計空間探索架構

Fig. 6 Architecture of BSSE design space exploration

在后端布局階段的擁塞預測任務中，研究提出了一種基于回歸視覺轉換器(Regression Vision Transformer，R-ViT)的預測模型。如圖7所示，該模型融合了Transformer架構的全局感知能力與卷積模塊的局部特征提取優(yōu)勢，并設計了自適應Huber損失函數以提高對局部高密度區(qū)域的魯棒性。該方法在預測準確率與可布線性判斷方面優(yōu)于傳統均方誤差(Mean Square Error，MSE)和平均絕對誤差(Mean Absolute Error，MAE)損失函數下的基準模型，具有良好的EDA后端工具集成價值。

 

圖 7 R-ViT結構

Fig. 7 R-ViT structure

在物理設計階段的布線優(yōu)化方面，針對印刷電路板(Printed Circuit Board，PCB)等長布線與多FPGA片內片間通信問題，研究團隊構建了2個高效的布線算法模塊。一是基于線性規(guī)劃與動態(tài)規(guī)劃結合的任意角度布線方法，有效提升了布線成功率與等長匹配能力，特別適用于高密度信號并行場景；二是提出基于時間復用的多FPGA布線優(yōu)化流程，支持系統級與裸片級布線資源分配，通過多階段競爭機制提升了布線均衡性和資源利用效率。

針對Synopsys DSO.ai的工業(yè)級驗證，該AI驅動的布局優(yōu)化工具支持數億設計空間搜索，已實現 RISC-V 高性能計算核心從5 nm到4 nm的參數重定位，僅兩天即可完成優(yōu)化，達成目標頻率并降低功耗至27.9mW。該系統在微軟云上實現2倍的設計效率提升與 PPA 顯著提升；在海力士的實驗驗證中布局面積減少5%，整體芯片面積縮減 5%，已達到量產條件。這些案例展示了從硬件架構驗證到AI工具鏈閉環(huán)的系統集成價值與應用落地能力。

4 前沿趨勢與重點研究方向展望

4.1 關鍵技術前沿趨勢與方向

集成電路產業(yè)技術重心正從“性能—面積—功耗”三角向“安全—系統—智能”演進，重構EDA架構、推進異構計算與發(fā)展新型封裝正成為全球主要技術路線。綜合當前國際態(tài)勢和研究趨勢，以下方向尤為關鍵。

4.1.1 異構計算架構與Chiplet生態(tài)構建

Chiplet作為應對先進制程受限與高性能集成需求的解決方案，已被Intel、超微半導體公司(Advanced Micro Devices，AMD)、TSMC廣泛采納。其核心在于模塊化、高復用、高帶寬互連，未來國產替代需突破互連標準、測試協議與熱設計規(guī)范。建立UCIe等開放互連標準的本土生態(tài)，是實現Chiplet產業(yè)化的關鍵支撐。

4.1.2 類腦計算與存算一體芯片探索

以類腦計算、張量處理為特征的計算架構成為AI芯片下一階段發(fā)展方向。當前以RRAM、FeFET等新型器件為基礎的存算一體原型在圖像識別和矩陣乘法等場景中展示出高能效潛力。國內多個研究團隊已完成SRAM陣列級別驗證，但如何實現系統級控制、指令集支持與軟件棧適配仍是未來瓶頸。

4.1.3 EDA工具平臺化與AI輔助自動化

EDA的未來不僅是工具點突破，更是平臺生態(tài)構建。AI+EDA正在由“局部自動化”向“系統協同優(yōu)化”過渡。例如Synopsys推出的DSO.ai基于強化學習構建優(yōu)化策略，已在物理布局階段大幅提升PPA指標。國內EDA平臺應重點突破多尺度建模與設計空間抽象機制、面向國產架構的算法映射工具鏈、高效可重用的標準IP庫與仿真接口，以及AI輔助多目標優(yōu)化引擎。

4.1.4 高安全、低功耗、可信可控芯片體系

除性能與工藝追趕外，未來更需關注“極限環(huán)境下的可用性”，即在特定封鎖、攻擊或能源受限場景下，芯片是否具備基本計算、通信與保護能力。發(fā)展高安全性加密模塊、低能耗運行模式和多副本可信機制將成為“戰(zhàn)略芯片”不可或缺的設計目標。

4.2 發(fā)展策略與建議

綜合分析我國集成電路產業(yè)當前面臨的關鍵瓶頸和前沿趨勢，未來的發(fā)展路徑需要在“技術突破、平臺構建、生態(tài)協同、政策引導”4個維度協同推進。與其追求短期產業(yè)規(guī)模擴張，更應注重基礎設施、機制設計與中長期韌性建設。

(1) 推進“工藝—架構—系統協同”的自主技術體系建設：應突破傳統分工式開發(fā)范式，推動從工藝到系統的一體化架構設計。建議支持跨機構技術聯盟，圍繞具體典型產品(如AI加速器、邊緣安全芯片)構建從EDA工具、系統架構到工藝接口的完整閉環(huán)，推動關鍵IP與EDA流程對接國產制造平臺(如中芯國際、華虹等)的能力適配。在實施層面，應建設開放式軟硬件協同驗證平臺，通過原型驗證和系統級仿真，確保架構設計、EDA流程和制造工藝三者的無縫銜接。同時，推動基于開源RISC-V的參考設計方案，形成可復用的“芯片設計模板”，縮短從架構探索到流片驗證的周期。

(2) 支持國產EDA平臺演進與AI輔助工具突破：當前國內EDA發(fā)展仍以“點工具”積累為主，缺乏高效集成與平臺生態(tài)。建議積極推動EDA平臺化演進，以基于圖數據建模、強化學習(Reinforcement Learning，RL)優(yōu)化、數據驅動驗證為技術路徑，同時建立跨學科教育體系，加強EDA算法、AI優(yōu)化、軟件工程三類人才聯動培養(yǎng)。為落實這一目標，可依托國家級重大專項，推動“統一EDA云平臺”建設，實現前端建模、設計空間探索、物理驗證到封裝測試的全流程在線協同；同時，通過國產EDA工具與國際標準(如UCIe、OpenAccess等)的兼容性優(yōu)化，逐步實現工具鏈生態(tài)的可持續(xù)演進。

(3) 構建區(qū)域協同與風險冗余機制：避免重復建設與產能浪費，應通過國家級調控平臺對重點制造、封裝基地進行差異化定位。強化基礎材料、核心器件等“隱性卡脖子”環(huán)節(jié)的能力儲備與替代評估，建立“極限制裁下可運行”的最小可控系統(Minimum Viable System, MVS)清單，推動從“規(guī)模追趕”向“體系韌性”轉變。在具體實施上，應推動區(qū)域協同創(chuàng)新示范區(qū)建設，形成“EDA—設計—制造—封測—應用”全鏈條一體化的協同生態(tài)。例如，在長三角、粵港澳和京津冀三大集成電路高地分別布局設計中心、制造基地與封裝測試平臺，形成差異化定位與互補合作機制。

(4) 鼓勵高風險基礎研究與中試平臺建設：針對光刻、材料、近存計算、器件架構等長期投入型方向，政府可通過風險共擔機制支持高校和企業(yè)聯合開展探索性研究，同時加快建設覆蓋“設計—制造—封裝—測試”的國家中試平臺，降低成果轉化門檻。此外，建議引入“應用驅動型”中試體系，將AI、車規(guī)芯片、先進封裝等戰(zhàn)略性應用場景嵌入中試驗證流程中，通過產業(yè)需求牽引科研攻關，形成以實際產品驗證為導向的技術迭代閉環(huán)。

5 結語：面向長期主義的韌性路線

我國集成電路產業(yè)的發(fā)展正處于歷史關鍵期。一方面，國內市場空間廣闊、政策支持明確、產業(yè)鏈基礎已具雛形；另一方面，面對持續(xù)加碼的國際技術封鎖與高端領域的能力短板，亟需以更加系統、審慎、深耕的長期主義視角推動產業(yè)升級與核心技術突破。

本文從產業(yè)現狀出發(fā)，系統梳理了技術發(fā)展中的關鍵挑戰(zhàn)與協同路徑，結合目前在AI芯片、器件建模與仿真、EDA工具等方面的研究成果，提出以“多層級協同創(chuàng)新”為核心的韌性發(fā)展路線。未來應持續(xù)推動從“技術點突破”邁向“生態(tài)系統演進”，構建以產品牽引、人才驅動、機制護航的自主集成電路產業(yè)體系。

只有以長期主義構建系統性能力、以生態(tài)思維應對碎片化挑戰(zhàn)，我國集成電路產業(yè)才能在全球重構的浪潮中贏得主動，實現從“跟跑”到“并跑”乃至“領跑”的根本跨越。

作者介紹

 

熊曉明，廣東工業(yè)大學教授，博士生導師。廣東工業(yè)大學集成電路設計國家現代產業(yè)學院院長、廣東省特支計劃杰出人才、廣州國家集成電路基地首席科學家、廣州市集成電路學會理事長。曾任廣東工業(yè)大學集成電路學院院長。長期從事電子設計自動化（EDA）、集成電路芯片設計及軟硬件協同設計等研究。主持并轉化多項科技重大項目和集成電路卓越人才改革項目，迄今已發(fā)表學術論著150余篇，授權國內外專利80余項（含16項專利轉讓）。曾獲得2016“科學中國人”年度人物，2017中國產學研創(chuàng)新獎（個人）、國家教學成果二等獎、廣東省特支計劃杰出人才、廣東省科技進步二等獎、廣東教育教學成果獎一等獎等獎項。

 

鄭欣，廣東工業(yè)大學副教授，碩士生導師。廣東工業(yè)大學青年百人計劃，林雪平大學訪問學者，2021年獲廣東省科技進步二等獎。主要從事EDA、軟硬件協同設計、設計空間探索等研究。主持廣東省自然科學基金青年基金/面上項目等五項。參與重點研發(fā)計劃、廣東省應用型重大專項等項目十余項，在國際著名學術期刊IEEE TC、TCAD、TCASII、TVLSI上發(fā)表學術論文30余篇，授權發(fā)明專利10余項。

團隊介紹

廣東工業(yè)大學軟硬件一體化研究團隊以集成電路設計、計算機體系結構理論為基礎，面向EDA與芯片設計、人工智能等國家重大戰(zhàn)略與行業(yè)市場需求，以EDA與軟硬件一體化為研究核心，聚焦于AI輔助EDA、車聯網、信息安全、嵌入式與物聯網應用等領域的前沿基礎理論和關鍵技術研究。主要研究內容包括：虛擬原型平臺設計、體系架構探索；硬件加速器設計及應用研究、人工智能EDA、安全芯片設計；保密通信、量子算法、嵌入式/DSP系統應用，旨在提高涵蓋算法-硬件設計-軟件系統開發(fā)全線服務的能力，全面支撐集成電路產業(yè)的發(fā)展。團隊承擔國家自然科學基金項目、廣東省重點領域研發(fā)計劃、廣東省科技計劃項目、廣東省自然科學基金等在內的多個縱向課題，與華為、華大九天、全志科技、中科院計算所、南京集成電路設計服務產業(yè)創(chuàng)新中心等企業(yè)和科研院所建立了良好的合作基礎。團隊由高層次研究人員和專業(yè)技術人員組成，具有較強的理論研究和技術開發(fā)能力。團隊目前已積累SCI 1區(qū)、CCF A類與 IEEE Trans論文 200余篇；申請/授權國家發(fā)明專利 100 余件。主持國家級、省部級課題十余項。

本文來源:廣東工業(yè)大學學報微信公眾號

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